「课程上新5.9折」Verilog基础与典型数字电路的设计

团团圆圆过新年

2020 Happy New Year

喜迎春节，本门课程优惠时间特别延长到1月31日，总共17天，课程原价299，春节年货价格5.9折优惠！希望大家欢欢喜喜过大年，开开心心学课程！

课程介绍

课程中首先会给大家讲解在企业中一般数字电路从算法到流片这整个过程中会涉及到哪些流程，都分别使用什么工具，以及其中每个流程都分别做了什么，是如何操作的，为什么需要这个流程。其次课程后续的内容会分为两大部分：一部分是基础知识的讲解，包括Verilog HDL的基础及语法，各种可综合的代码风格、应用到验证环境中的代码、常见数字电路通路的设计。另一部分是在大家掌握了基本的Verilog HDL基础后，进行实际上机操作，培训大家完成一些常见的数字电路设计，学会如何写一些实际的数字电路模块，以及如何使用EDA工具进行仿真，有问题了之后如何使用EDA工具进行Debug。

本课程更多偏向以实用性为主，课程中我们介绍的知识一般都是在实际工作中需要接触到或者需要具备的技能。本课程可以带领大家进入业界数字电路设计的大门，帮助大家完成从数字逻辑电路，数字集成电路设计原理等基本理论知识到实际设计的一个蜕变。本课程上课采用理论和实际操作相结合的方式，在讲解完一定的基本原理后，通过大量的实例以及上机实操讲解巩固大学的基本知识。

直接购买课程，可以试听

原价299 春节年货价格5.9折

节后恢复价格

讲师资质

胡晓飞团队：讲师本人本科和硕士均毕业于复旦大学微电子专业。现已从事数字集成电路设计、验证工作多年。对数字电路的整个流程都比较熟悉，具有多次的项目流片经验。

课程大纲

数字电路包含哪些设计流程（授课老师在讲课过程中会根据实际情况对大纲进行调整）

数字电路前端设计包含哪些步骤和工具

数字电路后端设计包含哪些步骤和工具

为什么需要如此多的设计流程和步骤

Verilog HDL 简介以及基本结构

Verilog HDL 层次以及建模

Verilog HDL 的语言要素

Verilog HDL 的表达式操作符

Verilog HDL 的块赋值语句

Verilog HDL 的条件分支

阻塞和非阻塞赋值

Verilog HDL 常规测试激励写法

常见代码的设计规范以及设计陷进

使用Verilog HDL设计一个完整的模块

建立验证环境对设计的模块进行仿真以及定位问题

各种分频器的设计

万年历的设计

状态机FSM的设计

ALU的设计

乘法器的设计原理以及其中的时序分析

同步FIFO的设计

异步FIFO的设计

电路设计中的时序分析以及后仿环境的建立和分析

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